GaN First Time Right™ 设计流程
原理图和布局

推荐的布局

氮化镓晶体管的行为与功率MOSFET相似，但其开关速度快很多和功率密度高得多，因此最重要的是在布局时考虑多个因素和注意寄生电感需要最小化。

白皮书WP010《使用eGaN FET优化印刷电路板布局》中，我们推荐的设计使用第一内层作为功率返回路径，它位于顶层电源环路正下方，以实现尺寸最小的环路。这个设计概念可改为将总线电容器放置在高侧器件旁边、低侧器件旁边或低侧器件和高侧器件之间，但在所有情况下，在器件正下方的内层的环路必需断开。类似的设计概念也用于栅极环路，其栅极回路位于ON和OFF栅极电阻器的正下方。

此外，为了最小化电源和栅极环路之间的共源电感，电源和栅极环路相互垂直，而源极焊盘旁边最靠近栅极焊盘的通孔，可用作栅极驱动器返回路径的开尔文连接。

更多技术资源

• 如何利用最佳布局设计出基于eGaN FET的功率级(How2AppNote007)
• 集成多个eGaN FET的最佳实践范例
• 寄生电感对性能的影响（WP009）

对于并联器件的建议

对于更高功率的应用，可能需要并联数个晶体管和让它的行为就像单个器件一样。氮化镓器件可以并联得很好，因为：

• 由于导通电阻R_DS(ON)具有正温度系数，因此在导通时，电流将基于每个器件的温度而实现自我平衡
• 由于GaN FET的Q_G远低于等效硅MOSFET的Q_G，因此栅极驱动器的要求和功耗最小化
• 硅MOSFET具有很低负温度系数，GaN FET的阈值电压（V_TH）随温度变化卻非常稳定，从而允许在开关期间可实现良好的电流共享

但是，要确保动态条件下实现良好的电流共享，必需注意小心布局：

• 每个GaN FET旁边必须放置栅极电阻器
• 对于电源环路和栅极环路，布局中的每个并联器件的寄生电感应尽可能保持相似，
• 对于高性能应用，我们推荐采用并联多个半桥器件而不是单个器件的布局技术。详情请参阅 应用笔记AN020《并联高速开关的氮化镓晶体管》。

采用4个并联器件的布局的产品范例：EPC90135：100 V、45 A的并联评估板

推荐的封装占地面积

许多EPC產品都采用晶圆级芯片尺寸封装(WLCSP)，它采用低至400 µm的精细间距。这意味着正确的印刷电路板封装尺寸对于安装氮化镓器件的兼容性和可靠性至关重要。详细建议请参看How2AppNote008《设计eGaN FET 和IC的印刷电路板封装尺寸》。此外，每个数据表提供了推荐的焊盘图案（阻焊层开口）和模板设计。EPC公司还提供了包含所有EPC产品封装的Altium 库文档：EPC器件模型。而《印刷电路板封装占地面积设计- 独立于CAD系统》视频为客户详细讲解，如何在独立于CAD系统情况下，创建自己的印刷电路板占地面积设计。

EPC公司建议在非阻焊层定义(NSMD)焊盘上使用阻焊层定义(SMD)焊盘，原因有二：

• 阻焊层定义(SMD)占地面积产生较低的电感并改善回流期间的对准。
• 非阻焊层限定(NSMD)封装在回流期间更大可能发生管芯非对准，这会减少有效的铜接触面积，从而影响焊点和器件的载流能力。

EPC推荐的丝印板设计包括：

• 4个角定位标记勾勒出元件形状。
• 用开放的窄破折号绘制的走线：围绕元件以勾勒出实线矩形，从而防止助焊剂在回流过程中从芯片流出而会在器件底部形成助焊剂坝，以及可使助焊剂被困在器件的底部。
• 找出Pin 1的独有标志符。

如果您希望 EPC 团队在您完成原理图和创建布局后查看您的设计，请提交您的请求至 [email protected]。