GaNの話シリコンを粉砕するために捧げたブログ
チップスケールのeGaN FETを使った製造可能で信頼性の高いプリント回路基板の設計

チップスケールのeGaN FETを使った製造可能で信頼性の高いプリント回路基板の設計

9 07, 2017

Michael de RooijとAlana Nakataの共著、Efficient Power Conversion

以下で発表しました:PCIM Europe 2017; International Exhibition and Conference for Power Electronics, Intelligent Motion, Renewable Energy and Energy Management; Proceedings of

ランド・グリッド・アレイ(LGA)、および/またはボール・グリッド・アレイ(BGA)の形態として、従来とは異なるチップスケール・パッケージ(CSP)に収めたeGaN FETは、さまざまなアプリケーションにわたって同等のMOSFETよりも電力密度と効率特性が高いというデモを繰り返し示されています [1,2]。これらの特性改善は、不要な寄生要素を最小限に抑える適切なレイアウト方法が広範にわたって文書化されています[1,3]。eGaN FETが市場に初めて投入されて以来7年間、フィールドで実際に使われた合計170億時間以上で、合計127個のデバイスの不具合がありました。そのうちの75個は、アセンブリ技術が不十分だったか、プリント回路基板の設計がうまくなかったことによるものでした [4]。設計者は、製造しやすさに影響するプリント回路基板の設計ルールにもっと精通しなければなりません。MOSFETに比べて、比較的サイズが小さいために許容度があまり大きくありません。この論文では、eGaN FETの性能を最大限に引き出すためのプリント回路基板設計のさまざまなガイドラインと、いまだに既存のプリント回路基板の製造能力に依存する信頼性について説明します。

eGaN FET向けプリント基板設計の考察とガイドライン

Soldermask defined (SMD) versus non-soldermask defined (NSMD) pad
図1:はんだマスク定義(SMD:soldermask defined)と非はんだマスク定義(NSMD:non-soldermask defined)のパッドの比較

eGaN FETをプリント回路基板に接続するはんだバンプの品質は、電気的、熱的、機械的接続の信頼性を左右します。この品質を定義する要素には、対称性、体積、高さ、仕上げなどがあります。これらの要因は、主にレイアウトに重点を置く設計者が見過ごす可能性があるかもしれません。このため、デバイス・メーカーは、データシートの中で、明確かつシンプルなガイドラインを提供する責任を負わなければなりません。これらのガイドラインには推奨されるフットプリント(銅とはんだマスク)の設計、およびステンシルの設計が含まれています。eGaN FETと集積回路では、図1(右図)に示すようなLGAやBGAのバンプのはんだマスク定義(SMD:soldermask defined)のフットプリントを推奨します。図1(左図)は、非はんだマスク定義(NSMD:non-soldermask defined)のフットプリントのパッドを示し、このパッドは通常、プリント回路基板の設計に使われます。ユーザーのアセンブリ施設での不具合に対する当社の調査では、プリント回路基板メーカーが、非常に大きなパッケージ向けに作成された内部の製造設計ガイドラインに対応するために、ガーバー・ファイルを修正した事例が見つかりました。最終的な完成の前の基板の設計レビューでは、アセンブリ中に廃棄やリワークの費用が発生する前に、この問題が浮き彫りになります。図2は、はんだ付け後に、確実にバンプを対称にすることによって、SMDパッドが機械的応力をどのように低減するかを示しています。対照的に、NSMDフットプリントを使うと、銅層とマスク層との間の100%完全な位置合わせが、そうなっていないようなので、非対称のはんだバンプが生じる可能性があります。SMDフットプリントの場合、プリント回路基板の製造公差内に収まることが確実になります。

 

Effect of copper to soldermask layer registration on the solder ball symmetry
図2:はんだボールの対称性によるはんだマスク層の位置合わせに対する銅の影響

基板とデバイスとの間のはんだバンプの高さも、機械的応力にとって非常に重要であり、信頼性、電気的特性、熱特性との間のバランスを保つように決められています。バンプの高さが低すぎると、デバイスは高い熱によって誘起された機械的応力を受け、はんだボールまたはバンプの下の金属疲労を引き起こすことになり、一方で、高すぎるバンプ上のデバイスは、高い電気的ストレスと熱的ストレスを受けます(プリント回路基板の冷却効果を低減させるため)[4]。最適な高さは、デバイスごとに異なります。LGAやBGAのデバイスの場合、はんだの種類などの付加的な要因が設計判断の一部に含まれなければなりません。図3は、はんだの種類が異なると、ステンシル設計に、どのように影響するかを示しています。

Impact of solder choice on stencil design
図3:はんだの種類の選択がステンシル設計に及ぼす影響

多くの設計者は、はんだをパッドに堆積させる基板上に、ホットエアはんだレベリング仕上げ(HASL:hot air solder leveling finish)を使おうとするでしょう。このはんだ堆積物は、パッド上に少量のはんだを残し、ステンシルを介して分配されるはんだ量に加算され、バンプに含まれ、最終的にバンプ体積に影響を与え、したがってその品質に影響します。加えて、HASLプロセスは、不正確であり、一般に、図4(右図)に示すように、パッド上にさまざまな量の不均一なはんだが残ります。これは、チップの傾き、および/または、はんだ接合部がオープンになってしまうことにつながります。したがって、図4(左図)に示すように、非常に均一で平坦なパッドが得られる無電解ニッケル浸漬金(ENIG:electroless nickel immersion gold)のパッド仕上げの採用を推奨します。

ENIG finish versus HASL finish showing uneven solder heights
図4:ENIG仕上げと不均一なはんだの高さを示すHASL仕上げの比較

仕上げたパッドの品質は、良好なはんだ付けの鍵であり、残留はんだマスクは、はんだがパッドに付着することを防ぐことができます。図5は、きれいなパッド(左図)ときたないパッド(右図)の例を示しています。

Examples of a contaminated pad versus clean pad
図5:きれいなパッドときたないパッドの例

まとめ

最終的な論文では、層の位置決め、シルクスクリーンの品質、および、はんだペーストの分配へのその影響、はんだパッドの下へのビアの配置、基板の反り、はんだ付けの温度プロファイル、層の積み重ね、銅の厚さ、間隔の要件、ステンシルの切断、穴の壁と穴の壁との間隔など、信頼性と性能に影響する例を示し、プリント回路基板設計の多くの側面について説明します。

eGaN FETの特性と信頼性に影響する他の要因

eGaN FETs come in LGA and BGA
eGaN FETは、LGAとBGAで供給されるので、プリント回路基板の設計とアセンブリ工程の課題になる小型化に適しています

プリント回路基板設計やアセンブリ工程が不十分だと不具合が発生します
Thermal dendrites form due to flux cracking
フラックスの亀裂による熱デンドライト(樹枝状結晶)の形成
  • フラックスは、はんだよりも速く冷却されます
  • はんだは、亀裂に流れ込みます
  • 無洗浄フラックスを含みます
不具合の原因:
  • はんだのトゲは、電圧の空間距離を短くします
  • 無洗浄フラックスを含みます
  • 回路の短絡を可能にしてしまいます
Solder bump cracking caused by thermal-mechanical stress
熱機械的応力によるはんだバンプの亀裂
  • 不適切なバンプの形状
  • バンプ高さが低い
  • 不適切なリフロー・プロファイル
防止するには、バンプの高さと信頼性とのバランスが必要です

参考文献

  1. A. Lidow, J. Strydom, M. de Rooij, D. Reusch, GaN Transistors for Efficient Power Conversion. Second Edition, Wiley, ISBN 978-1-118-84476-2.
  2. A. Lidow, D. Reusch, “A New Generation of Power Semiconductor Packaging Paves the Way for Higher Efficiency Power Conversion,” International Workshop on Integrated Power Packaging (IWIPP), May 2015, pp 99 – 102.
  3. D. Reusch, J. Strydom, “Understanding the Effect of PCB Layout on Circuit Performance in a High Frequency Gallium Nitride Based Point of Load Converter,” Applied Power Electronics Conference, APEC 2013, pp. 649–655, 16–21 March 2013.
  4. C. Jakubiec, R. Strittmatter, C. Zhou, “EPC eGaN® FETs Reliability Testing: Phase 8,” 2016

Total: 2 Comment(s)
Andrea Mirenda
  Very helpful information. Thank you.
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Katy Radcliff
  This is really a great blog with informative content which should be shared among all over the internet.Thanks for such content!!!
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