EPCのGaN FETは、GaNエピタキシャル層の上に構築された横型デバイスで、アクティブ・デバイス領域とそのサポート用のSi基板の間に絶縁層があります。
5 V〜100 Vのさまざまな耐圧の小信号FETデバイスは、抵抗やコンデンサなどの受動デバイスを同じチップ上に搭載できます。これは、GaN出力デバイスと共に集積した有用な回路を構築するための基本的なプラットフォームを形成します。
出力デバイスは、ハーフブリッジや、その他の構成にできます。そして最も重要なことは、ICプラットフォームのGaN出力デバイスとディスクリートGaN FETとを比べると、性能指数FOM(figure of merit)での妥協はありません。
従来のSi MOSFET構造はVDMOSと呼ばれる垂直方向の導通デバイスであり、小信号CMOSまたはバイポーラ・デバイスと簡単には集積できません。
BCDMOS IC のプラットフォームは通常、すべてのデバイスを集積化するために非常に多くのマスク数が必要であり、出力VDMOSデバイスは、最適化されたディスクリートの同等品よりも効率が劣ります。
低電圧のモノリシックBCD(バイポーラ、CMOS、DMOS)プラットフォーム(40 V以下)は、許容可能な性能で集積化を容易にするためにLDMOSを使います。ただし、いずれのBCDMOSプラットフォームも、ラッチアップを引き起こす可能性のある基板の導通電流の影響を受けます。特にダイオードの導通中に出力FETを絶縁するには、特別なレイアウト手法または高価なSOI構造の使用が必要になります。これは、GaN FETに関連する寄生ダイオードがないため、基板の寄生電流導通に関する懸念が小さくなります。