GaN First Time Right™ 設計流程
4. 原理圖和佈局

推薦的佈局

氮化鎵電晶體的電路行為與功率MOSFET相似，但其開關速度快很多和功率密度高得多，因此最重要的是在佈局時考慮多個因素和注意寄生電感需要最小化。

白皮書WP010《使用eGaN FET優化PCB佈局》中，我們推薦的設計使用第一內層作為功率返回路徑，它位於頂層電源迴路正下方，以實現尺寸最小的迴路。這個設計概念可改為將匯流排電容器放置在高側元件旁邊、低側元件旁邊或低側元件和高側元件之間，但在所有情况下，在元件正下方的內層的迴路必需斷開。類似的設計概念也用於閘極迴路，其閘極迴路位於ON和OFF閘極電阻的正下方。

此外，為了最小化電源和閘極迴路之間的共源電感，電源和閘極迴路相互垂直，而源極焊盤旁邊最靠近閘極焊盤的通孔，可用作閘極驅動器返回路徑的開爾文連接。

更多技術資源

• 如何利用最佳化佈局設計出基於eGaN FET的功率級(How2AppNote007)
• 整合多個eGaN FET的最佳實踐範例
• I寄生電感對性能的影響（WP009）

對於並聯元件的建議

對於更高功率的應用，可能需要並聯數個電晶體，而其電路行為跟單個元件一樣。氮化鎵元件可以並聯得很好，因爲：

• 由於導通電阻R_DS(ON)具有正溫度系數，因此在導通時，電流將基於每個元件的溫度而實現自我平衡
• 由於GaN FET的Q_G遠低於等效矽MOSFET的Q_G，因此閘極驅動器的要求和功耗最小化
• 矽MOSFET具有很低負溫度系數，GaN FET的臨界電壓（V_TH）隨溫度變化卻非常穩定，從而允許在開關期間可實現良好的電流共享

但是，要確保動態條件下實現良好的電流共享，必需注意小心佈局：

• 每個GaN FET旁邊必須放置閘極電阻
• 對於電源迴路和閘極迴路，佈局中的每個並聯元件的寄生電感應盡可能保持相似
• 對於高性能應用，我們推薦採用並聯多個半橋元件而不是單個元件的佈局技術。詳情請參閱 應用筆記AN020《並聯高速開關的氮化鎵電晶體》。

採用4個並聯元件的佈局的產品示例：EPC90135：100 V、45 A的並聯評估板

推薦的封裝佔板面積

許多EPC產品都採用晶圓級芯片尺寸封裝(WLCSP)，它採用低至400 µm的精細間距。這意味著正確的PCB封裝尺寸對於組裝氮化鎵元件的兼容性和可靠性至關重要。詳細建議請參看How2AppNote008《設計eGaN FET 和IC的PCB封裝尺寸》。此外，每個數據表提供了推薦的焊盤圖案（阻焊層開口）和模板設計。EPC公司還提供了包含所有EPC產品封裝的Altium 庫檔案：EPC元件模型。而《PCB封裝佔板面積設計- 獨立於CAD系統》影片為客戶詳細講解，如何在獨立於CAD系統情况下，創建自己的PCB佔板面積設計。

EPC公司建議在非阻焊層定義(NSMD)焊盤上使用阻焊層定義(SMD)焊盤，原因有二：

• 阻焊層定義(SMD)佔板面積產生較低的電感，並且改善回流期間的對準。.
• 非阻焊層限定(NSMD)封裝在回流期間更大可能發生管芯非對準，這會減少有效的銅接觸面積，從而影響焊點和元件的載流能力。

EPC推薦的絲印板設計包括：

• 4個角定位標記勾勒出元件形狀。
• 用開放的窄破折號繪製的走綫：圍繞元件以勾勒出實綫矩形，從而防止助焊劑在回流過程中從晶片流出而會在元件底部形成助焊劑壩，以及可使助焊劑被困在元件的底部。
• 找出Pin 1的獨有標誌符號。

如果您希望 EPC 團隊在您完成原理圖和創建佈局後查看您的設計，請提交您的請求至[email protected]。